Patch Detail

HTTP 200 OK
Allow: GET, PUT, PATCH, HEAD, OPTIONS
Content-Type: application/json
Vary: Accept

{
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    "date": "2020-12-11T16:05:28",
    "name": "[v1,06/50] mips: octeon: Add cvmx-ciu-defs.h header file",
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        "name": "Stefan Roese",
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        "username": "danielschwierzeck",
        "first_name": "Daniel",
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        "email": "daniel.schwierzeck@googlemail.com"
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    "mbox": "http://patchwork.ozlabs.org/project/uboot/patch/20201211160612.1498780-7-sr@denx.de/mbox/",
    "series": [
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            "date": "2020-12-11T16:05:23",
            "name": "mips: octeon: Add serdes and device helper support incl. DM PCIe driver",
            "version": 1,
            "mbox": "http://patchwork.ozlabs.org/series/220054/mbox/"
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    "related": [],
    "headers": {
        "Return-Path": "<u-boot-bounces@lists.denx.de>",
        "X-Original-To": "incoming@patchwork.ozlabs.org",
        "Delivered-To": "patchwork-incoming@bilbo.ozlabs.org",
        "Authentication-Results": [
            "ozlabs.org;\n spf=pass (sender SPF authorized) smtp.mailfrom=lists.denx.de\n (client-ip=85.214.62.61; helo=phobos.denx.de;\n envelope-from=u-boot-bounces@lists.denx.de; receiver=<UNKNOWN>)",
            "ozlabs.org;\n dmarc=none (p=none dis=none) header.from=denx.de",
            "ozlabs.org;\n\tdkim=pass (2048-bit key;\n unprotected) header.d=denx.de header.i=@denx.de header.a=rsa-sha256\n header.s=phobos-20191101 header.b=gkdWu5Te;\n\tdkim-atps=neutral",
            "phobos.denx.de;\n dmarc=none (p=none dis=none) header.from=denx.de",
            "phobos.denx.de;\n spf=pass smtp.mailfrom=u-boot-bounces@lists.denx.de",
            "phobos.denx.de;\n dmarc=none (p=none dis=none) header.from=denx.de",
            "phobos.denx.de; spf=none smtp.mailfrom=sr@denx.de"
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        "Received": [
            "from phobos.denx.de (phobos.denx.de [85.214.62.61])\n\t(using TLSv1.3 with cipher TLS_AES_256_GCM_SHA384 (256/256 bits)\n\t key-exchange X25519 server-signature RSA-PSS (4096 bits))\n\t(No client certificate requested)\n\tby ozlabs.org (Postfix) with ESMTPS id 4CsxLm34LTz9sSn\n\tfor <incoming@patchwork.ozlabs.org>; Sat, 12 Dec 2020 03:38:56 +1100 (AEDT)",
            "from h2850616.stratoserver.net (localhost [IPv6:::1])\n\tby phobos.denx.de (Postfix) with ESMTP id 7DA3082697;\n\tFri, 11 Dec 2020 17:38:19 +0100 (CET)",
            "by phobos.denx.de (Postfix, from userid 109)\n id 4D1AC82790; Fri, 11 Dec 2020 17:07:22 +0100 (CET)",
            "from mx2.mailbox.org (mx2.mailbox.org [80.241.60.215])\n (using TLSv1.3 with cipher TLS_AES_256_GCM_SHA384 (256/256 bits))\n (No client certificate requested)\n by phobos.denx.de (Postfix) with ESMTPS id A1CD68265E\n for <u-boot@lists.denx.de>; Fri, 11 Dec 2020 17:06:23 +0100 (CET)",
            "from smtp1.mailbox.org (smtp1.mailbox.org [80.241.60.240])\n (using TLSv1.3 with cipher TLS_AES_256_GCM_SHA384 (256/256 bits)\n key-exchange ECDHE (P-384) server-signature RSA-PSS (4096 bits) server-digest\n SHA256) (No client certificate requested)\n by mx2.mailbox.org (Postfix) with ESMTPS id 373F8A0B9B;\n Fri, 11 Dec 2020 17:06:23 +0100 (CET)",
            "from smtp1.mailbox.org ([80.241.60.240])\n by spamfilter01.heinlein-hosting.de (spamfilter01.heinlein-hosting.de\n [80.241.56.115]) (amavisd-new, port 10030)\n with ESMTP id W6q8EU4gSDh9; Fri, 11 Dec 2020 17:06:15 +0100 (CET)"
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        "DKIM-Signature": "v=1; a=rsa-sha256; c=relaxed/relaxed; d=denx.de;\n\ts=phobos-20191101; t=1607704699;\n\tbh=s6fifD8XYx+PazYllBQ2b58k22bOds43HSozT1SzcNc=;\n\th=From:To:Cc:Subject:Date:In-Reply-To:References:List-Id:\n\t List-Unsubscribe:List-Archive:List-Post:List-Help:List-Subscribe:\n\t From;\n\tb=gkdWu5TeCTwJcQdVde4g7HhnYFgoGdhVrHFdqxpgbESBB5GhyhbPTis5drzHFYih5\n\t /AiPPGsYs7zvNZ4MB1/KZoOaNg+eGNvQJGPDBFXkCPMLwn491zXrCMLAheC4FWpI6h\n\t htnWMGncizjpFwo7r11PH/cwh68ObiHNKfqVypyr/YUASLMbglKbCEZBTERmkhwtlc\n\t uEWaioxFLXYCYKzZCZR9sCuhxZjRurAwpzgUaxdcjcsanefyisUcvWVJ5fA/GO1Xnc\n\t QdialyjGyau9nVYJJ4sfzSEbdU6JNR9LnvNXTT0LV6fJ8aHqp1LCqnFkiE4XXO5XSM\n\t xKqrF9h9WHb2A==",
        "X-Spam-Checker-Version": "SpamAssassin 3.4.2 (2018-09-13) on phobos.denx.de",
        "X-Spam-Level": "",
        "X-Spam-Status": "No, score=-2.6 required=5.0 tests=BAYES_00,RCVD_IN_DNSWL_LOW,\n SPF_HELO_NONE autolearn=ham autolearn_force=no version=3.4.2",
        "From": "Stefan Roese <sr@denx.de>",
        "To": "u-boot@lists.denx.de",
        "Cc": "daniel.schwierzeck@gmail.com, awilliams@marvell.com, cchavva@marvell.com",
        "Subject": "[PATCH v1 06/50] mips: octeon: Add cvmx-ciu-defs.h header file",
        "Date": "Fri, 11 Dec 2020 17:05:28 +0100",
        "Message-Id": "<20201211160612.1498780-7-sr@denx.de>",
        "In-Reply-To": "<20201211160612.1498780-1-sr@denx.de>",
        "References": "<20201211160612.1498780-1-sr@denx.de>",
        "MIME-Version": "1.0",
        "Content-Transfer-Encoding": "8bit",
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        "X-Rspamd-Score": "-0.70 / 15.00 / 15.00",
        "X-Rspamd-Queue-Id": "087421870",
        "X-Rspamd-UID": "13ce41",
        "X-Mailman-Approved-At": "Fri, 11 Dec 2020 17:38:11 +0100",
        "X-BeenThere": "u-boot@lists.denx.de",
        "X-Mailman-Version": "2.1.34",
        "Precedence": "list",
        "List-Id": "U-Boot discussion <u-boot.lists.denx.de>",
        "List-Unsubscribe": "<https://lists.denx.de/options/u-boot>,\n <mailto:u-boot-request@lists.denx.de?subject=unsubscribe>",
        "List-Archive": "<https://lists.denx.de/pipermail/u-boot/>",
        "List-Post": "<mailto:u-boot@lists.denx.de>",
        "List-Help": "<mailto:u-boot-request@lists.denx.de?subject=help>",
        "List-Subscribe": "<https://lists.denx.de/listinfo/u-boot>,\n <mailto:u-boot-request@lists.denx.de?subject=subscribe>",
        "Errors-To": "u-boot-bounces@lists.denx.de",
        "Sender": "\"U-Boot\" <u-boot-bounces@lists.denx.de>",
        "X-Virus-Scanned": "clamav-milter 0.102.3 at phobos.denx.de",
        "X-Virus-Status": "Clean"
    },
    "content": "From: Aaron Williams <awilliams@marvell.com>\n\nImport cvmx-ciu-defs.h header file from 2013 U-Boot. It will be used\nby the later added drivers to support PCIe and networking on the MIPS\nOcteon II / III platforms.\n\nSigned-off-by: Aaron Williams <awilliams@marvell.com>\nSigned-off-by: Stefan Roese <sr@denx.de>\n---\n\n .../mach-octeon/include/mach/cvmx-ciu-defs.h  | 7351 +++++++++++++++++\n 1 file changed, 7351 insertions(+)\n create mode 100644 arch/mips/mach-octeon/include/mach/cvmx-ciu-defs.h",
    "diff": "diff --git a/arch/mips/mach-octeon/include/mach/cvmx-ciu-defs.h b/arch/mips/mach-octeon/include/mach/cvmx-ciu-defs.h\nnew file mode 100644\nindex 0000000000..e67d916971\n--- /dev/null\n+++ b/arch/mips/mach-octeon/include/mach/cvmx-ciu-defs.h\n@@ -0,0 +1,7351 @@\n+/* SPDX-License-Identifier: GPL-2.0 */\n+/*\n+ * Copyright (C) 2020 Marvell International Ltd.\n+ *\n+ * Configuration and status register (CSR) type definitions for\n+ * Octeon ciu.\n+ */\n+\n+#ifndef __CVMX_CIU_DEFS_H__\n+#define __CVMX_CIU_DEFS_H__\n+\n+#define CVMX_CIU_BIST\t\t\t\t  (0x0001070000000730ull)\n+#define CVMX_CIU_BLOCK_INT\t\t\t  (0x00010700000007C0ull)\n+#define CVMX_CIU_CIB_L2C_ENX(offset)\t\t  (0x000107000000E100ull)\n+#define CVMX_CIU_CIB_L2C_RAWX(offset)\t\t  (0x000107000000E000ull)\n+#define CVMX_CIU_CIB_LMCX_ENX(offset, block_id)\t  (0x000107000000E300ull)\n+#define CVMX_CIU_CIB_LMCX_RAWX(offset, block_id)  (0x000107000000E200ull)\n+#define CVMX_CIU_CIB_OCLAX_ENX(offset, block_id)  (0x000107000000EE00ull)\n+#define CVMX_CIU_CIB_OCLAX_RAWX(offset, block_id) (0x000107000000EC00ull)\n+#define CVMX_CIU_CIB_RST_ENX(offset)\t\t  (0x000107000000E500ull)\n+#define CVMX_CIU_CIB_RST_RAWX(offset)\t\t  (0x000107000000E400ull)\n+#define CVMX_CIU_CIB_SATA_ENX(offset)\t\t  (0x000107000000E700ull)\n+#define CVMX_CIU_CIB_SATA_RAWX(offset)\t\t  (0x000107000000E600ull)\n+#define CVMX_CIU_CIB_USBDRDX_ENX(offset, block_id)                                                 \\\n+\t(0x000107000000EA00ull + ((block_id) & 1) * 0x100ull)\n+#define CVMX_CIU_CIB_USBDRDX_RAWX(offset, block_id)                                                \\\n+\t(0x000107000000E800ull + ((block_id) & 1) * 0x100ull)\n+#define CVMX_CIU_DINT CVMX_CIU_DINT_FUNC()\n+static inline u64 CVMX_CIU_DINT_FUNC(void)\n+{\n+\tswitch (cvmx_get_octeon_family()) {\n+\tcase OCTEON_CN61XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CN70XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CN66XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CNF71XX & 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CVMX_CIU_EN2_PPX_IP2_W1S(offset) (0x000107000000A800ull + ((offset) & 15) * 8)\n+#define CVMX_CIU_EN2_PPX_IP3(offset)\t (0x000107000000A200ull + ((offset) & 15) * 8)\n+#define CVMX_CIU_EN2_PPX_IP3_W1C(offset) (0x000107000000CA00ull + ((offset) & 15) * 8)\n+#define CVMX_CIU_EN2_PPX_IP3_W1S(offset) (0x000107000000AA00ull + ((offset) & 15) * 8)\n+#define CVMX_CIU_EN2_PPX_IP4(offset)\t (0x000107000000A400ull + ((offset) & 15) * 8)\n+#define CVMX_CIU_EN2_PPX_IP4_W1C(offset) (0x000107000000CC00ull + ((offset) & 15) * 8)\n+#define CVMX_CIU_EN2_PPX_IP4_W1S(offset) (0x000107000000AC00ull + ((offset) & 15) * 8)\n+#define CVMX_CIU_FUSE\t\t\t CVMX_CIU_FUSE_FUNC()\n+static inline u64 CVMX_CIU_FUSE_FUNC(void)\n+{\n+\tswitch (cvmx_get_octeon_family()) {\n+\tcase OCTEON_CN61XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CN70XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CN66XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CNF71XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CN63XX & OCTEON_FAMILY_MASK:\n+\tcase OCTEON_CN68XX & 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ipd : 1;\n+\t\tu64 reserved_8_8 : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 gmx1 : 1;\n+\t\tu64 gmx0 : 1;\n+\t\tu64 mio : 1;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_block_int_cn63xx {\n+\t\tu64 reserved_43_63 : 21;\n+\t\tu64 ptp : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_34_39 : 6;\n+\t\tu64 srio1 : 1;\n+\t\tu64 srio0 : 1;\n+\t\tu64 reserved_31_31 : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 reserved_29_29 : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_27_27 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 reserved_23_24 : 2;\n+\t\tu64 asxpcs0 : 1;\n+\t\tu64 reserved_21_21 : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 reserved_18_19 : 2;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 reserved_8_8 : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 reserved_2_2 : 1;\n+\t\tu64 gmx0 : 1;\n+\t\tu64 mio : 1;\n+\t} cn63xx;\n+\tstruct cvmx_ciu_block_int_cn63xx cn63xxp1;\n+\tstruct cvmx_ciu_block_int_cn66xx {\n+\t\tu64 reserved_62_63 : 2;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_43_59 : 17;\n+\t\tu64 ptp : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_33_39 : 7;\n+\t\tu64 srio0 : 1;\n+\t\tu64 reserved_31_31 : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 reserved_29_29 : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_27_27 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 reserved_24_24 : 1;\n+\t\tu64 asxpcs1 : 1;\n+\t\tu64 asxpcs0 : 1;\n+\t\tu64 reserved_21_21 : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 reserved_18_19 : 2;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 reserved_8_8 : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 gmx1 : 1;\n+\t\tu64 gmx0 : 1;\n+\t\tu64 mio : 1;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_block_int_cnf71xx {\n+\t\tu64 reserved_43_63 : 21;\n+\t\tu64 ptp : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 reserved_31_40 : 10;\n+\t\tu64 iob : 1;\n+\t\tu64 reserved_27_29 : 3;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 reserved_23_24 : 2;\n+\t\tu64 asxpcs0 : 1;\n+\t\tu64 reserved_21_21 : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 reserved_18_19 : 2;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 reserved_6_8 : 3;\n+\t\tu64 fpa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 reserved_2_2 : 1;\n+\t\tu64 gmx0 : 1;\n+\t\tu64 mio : 1;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_block_int cvmx_ciu_block_int_t;\n+\n+/**\n+ * cvmx_ciu_cib_l2c_en#\n+ */\n+union cvmx_ciu_cib_l2c_enx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_cib_l2c_enx_s {\n+\t\tu64 reserved_23_63 : 41;\n+\t\tu64 cbcx_int_ioccmddbe : 1;\n+\t\tu64 cbcx_int_ioccmdsbe : 1;\n+\t\tu64 cbcx_int_rsddbe : 1;\n+\t\tu64 cbcx_int_rsdsbe : 1;\n+\t\tu64 mcix_int_vbfdbe : 1;\n+\t\tu64 mcix_int_vbfsbe : 1;\n+\t\tu64 tadx_int_rtgdbe : 1;\n+\t\tu64 tadx_int_rtgsbe : 1;\n+\t\tu64 tadx_int_rddislmc : 1;\n+\t\tu64 tadx_int_wrdislmc : 1;\n+\t\tu64 tadx_int_bigrd : 1;\n+\t\tu64 tadx_int_bigwr : 1;\n+\t\tu64 tadx_int_holerd : 1;\n+\t\tu64 tadx_int_holewr : 1;\n+\t\tu64 tadx_int_noway : 1;\n+\t\tu64 tadx_int_tagdbe : 1;\n+\t\tu64 tadx_int_tagsbe : 1;\n+\t\tu64 tadx_int_fbfdbe : 1;\n+\t\tu64 tadx_int_fbfsbe : 1;\n+\t\tu64 tadx_int_sbfdbe : 1;\n+\t\tu64 tadx_int_sbfsbe : 1;\n+\t\tu64 tadx_int_l2ddbe : 1;\n+\t\tu64 tadx_int_l2dsbe : 1;\n+\t} s;\n+\tstruct cvmx_ciu_cib_l2c_enx_s cn70xx;\n+\tstruct cvmx_ciu_cib_l2c_enx_s cn70xxp1;\n+};\n+\n+typedef union cvmx_ciu_cib_l2c_enx cvmx_ciu_cib_l2c_enx_t;\n+\n+/**\n+ * cvmx_ciu_cib_l2c_raw#\n+ */\n+union cvmx_ciu_cib_l2c_rawx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_cib_l2c_rawx_s {\n+\t\tu64 reserved_23_63 : 41;\n+\t\tu64 cbcx_int_ioccmddbe : 1;\n+\t\tu64 cbcx_int_ioccmdsbe : 1;\n+\t\tu64 cbcx_int_rsddbe : 1;\n+\t\tu64 cbcx_int_rsdsbe : 1;\n+\t\tu64 mcix_int_vbfdbe : 1;\n+\t\tu64 mcix_int_vbfsbe : 1;\n+\t\tu64 tadx_int_rtgdbe : 1;\n+\t\tu64 tadx_int_rtgsbe : 1;\n+\t\tu64 tadx_int_rddislmc : 1;\n+\t\tu64 tadx_int_wrdislmc : 1;\n+\t\tu64 tadx_int_bigrd : 1;\n+\t\tu64 tadx_int_bigwr : 1;\n+\t\tu64 tadx_int_holerd : 1;\n+\t\tu64 tadx_int_holewr : 1;\n+\t\tu64 tadx_int_noway : 1;\n+\t\tu64 tadx_int_tagdbe : 1;\n+\t\tu64 tadx_int_tagsbe : 1;\n+\t\tu64 tadx_int_fbfdbe : 1;\n+\t\tu64 tadx_int_fbfsbe : 1;\n+\t\tu64 tadx_int_sbfdbe : 1;\n+\t\tu64 tadx_int_sbfsbe : 1;\n+\t\tu64 tadx_int_l2ddbe : 1;\n+\t\tu64 tadx_int_l2dsbe : 1;\n+\t} s;\n+\tstruct cvmx_ciu_cib_l2c_rawx_s cn70xx;\n+\tstruct cvmx_ciu_cib_l2c_rawx_s cn70xxp1;\n+};\n+\n+typedef union cvmx_ciu_cib_l2c_rawx cvmx_ciu_cib_l2c_rawx_t;\n+\n+/**\n+ * cvmx_ciu_cib_lmc#_en#\n+ */\n+union cvmx_ciu_cib_lmcx_enx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_cib_lmcx_enx_s {\n+\t\tu64 reserved_12_63 : 52;\n+\t\tu64 int_ddr_err : 1;\n+\t\tu64 int_dlc_ded : 1;\n+\t\tu64 int_dlc_sec : 1;\n+\t\tu64 int_ded_errx : 4;\n+\t\tu64 int_sec_errx : 4;\n+\t\tu64 int_nxm_wr_err : 1;\n+\t} s;\n+\tstruct cvmx_ciu_cib_lmcx_enx_s cn70xx;\n+\tstruct cvmx_ciu_cib_lmcx_enx_s cn70xxp1;\n+};\n+\n+typedef union cvmx_ciu_cib_lmcx_enx cvmx_ciu_cib_lmcx_enx_t;\n+\n+/**\n+ * cvmx_ciu_cib_lmc#_raw#\n+ */\n+union cvmx_ciu_cib_lmcx_rawx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_cib_lmcx_rawx_s {\n+\t\tu64 reserved_12_63 : 52;\n+\t\tu64 int_ddr_err : 1;\n+\t\tu64 int_dlc_ded : 1;\n+\t\tu64 int_dlc_sec : 1;\n+\t\tu64 int_ded_errx : 4;\n+\t\tu64 int_sec_errx : 4;\n+\t\tu64 int_nxm_wr_err : 1;\n+\t} s;\n+\tstruct cvmx_ciu_cib_lmcx_rawx_s cn70xx;\n+\tstruct cvmx_ciu_cib_lmcx_rawx_s cn70xxp1;\n+};\n+\n+typedef union cvmx_ciu_cib_lmcx_rawx cvmx_ciu_cib_lmcx_rawx_t;\n+\n+/**\n+ * cvmx_ciu_cib_ocla#_en#\n+ */\n+union cvmx_ciu_cib_oclax_enx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_cib_oclax_enx_s {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 state_ddrfull : 1;\n+\t\tu64 state_wmark : 1;\n+\t\tu64 state_overfull : 1;\n+\t\tu64 state_trigfull : 1;\n+\t\tu64 state_captured : 1;\n+\t\tu64 state_fsm1_int : 1;\n+\t\tu64 state_fsm0_int : 1;\n+\t\tu64 state_mcdx : 3;\n+\t\tu64 state_trig : 1;\n+\t\tu64 state_ovflx : 4;\n+\t} s;\n+\tstruct cvmx_ciu_cib_oclax_enx_s cn70xx;\n+\tstruct cvmx_ciu_cib_oclax_enx_s cn70xxp1;\n+};\n+\n+typedef union cvmx_ciu_cib_oclax_enx cvmx_ciu_cib_oclax_enx_t;\n+\n+/**\n+ * cvmx_ciu_cib_ocla#_raw#\n+ */\n+union cvmx_ciu_cib_oclax_rawx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_cib_oclax_rawx_s {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 state_ddrfull : 1;\n+\t\tu64 state_wmark : 1;\n+\t\tu64 state_overfull : 1;\n+\t\tu64 state_trigfull : 1;\n+\t\tu64 state_captured : 1;\n+\t\tu64 state_fsm1_int : 1;\n+\t\tu64 state_fsm0_int : 1;\n+\t\tu64 state_mcdx : 3;\n+\t\tu64 state_trig : 1;\n+\t\tu64 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52;\n+\t\tu64 dint : 12;\n+\t} cn56xx;\n+\tstruct cvmx_ciu_dint_cn56xx cn56xxp1;\n+\tstruct cvmx_ciu_dint_cn38xx cn58xx;\n+\tstruct cvmx_ciu_dint_cn38xx cn58xxp1;\n+\tstruct cvmx_ciu_dint_cn52xx cn61xx;\n+\tstruct cvmx_ciu_dint_cn63xx {\n+\t\tu64 reserved_6_63 : 58;\n+\t\tu64 dint : 6;\n+\t} cn63xx;\n+\tstruct cvmx_ciu_dint_cn63xx cn63xxp1;\n+\tstruct cvmx_ciu_dint_cn66xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 dint : 10;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_dint_cn68xx {\n+\t\tu64 reserved_32_63 : 32;\n+\t\tu64 dint : 32;\n+\t} cn68xx;\n+\tstruct cvmx_ciu_dint_cn68xx cn68xxp1;\n+\tstruct cvmx_ciu_dint_cn52xx cn70xx;\n+\tstruct cvmx_ciu_dint_cn52xx cn70xxp1;\n+\tstruct cvmx_ciu_dint_cn38xx cn73xx;\n+\tstruct cvmx_ciu_dint_s cn78xx;\n+\tstruct cvmx_ciu_dint_s cn78xxp1;\n+\tstruct cvmx_ciu_dint_cn52xx cnf71xx;\n+\tstruct cvmx_ciu_dint_cn38xx cnf75xx;\n+};\n+\n+typedef union cvmx_ciu_dint cvmx_ciu_dint_t;\n+\n+/**\n+ * cvmx_ciu_en2_io#_int\n+ *\n+ * CIU_EN2_IO0_INT is for PEM0, CIU_EN2_IO1_INT is reserved.\n+ *\n+ */\n+union cvmx_ciu_en2_iox_int {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_iox_int_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_iox_int_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_iox_int_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_iox_int_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_iox_int_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_iox_int_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_iox_int cvmx_ciu_en2_iox_int_t;\n+\n+/**\n+ * cvmx_ciu_en2_io#_int_w1c\n+ *\n+ * CIU_EN2_IO0_INT_W1C is for PEM0, CIU_EN2_IO1_INT_W1C is reserved.\n+ *\n+ */\n+union cvmx_ciu_en2_iox_int_w1c {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_iox_int_w1c_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_iox_int_w1c_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_iox_int_w1c_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_iox_int_w1c_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_iox_int_w1c_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_iox_int_w1c_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_iox_int_w1c cvmx_ciu_en2_iox_int_w1c_t;\n+\n+/**\n+ * cvmx_ciu_en2_io#_int_w1s\n+ *\n+ * CIU_EN2_IO0_INT_W1S is for PEM0, CIU_EN2_IO1_INT_W1S is reserved.\n+ *\n+ */\n+union cvmx_ciu_en2_iox_int_w1s {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_iox_int_w1s_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_iox_int_w1s_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_iox_int_w1s_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_iox_int_w1s_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_iox_int_w1s_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_iox_int_w1s_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_iox_int_w1s cvmx_ciu_en2_iox_int_w1s_t;\n+\n+/**\n+ * cvmx_ciu_en2_pp#_ip2\n+ *\n+ * Notes:\n+ * These SUM2 CSR's did not exist prior to pass 1.2. CIU_TIM4-9 did not exist prior to pass 1.2.\n+ *\n+ */\n+union cvmx_ciu_en2_ppx_ip2 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_ppx_ip2_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_ppx_ip2_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_ppx_ip2_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_ppx_ip2 cvmx_ciu_en2_ppx_ip2_t;\n+\n+/**\n+ * cvmx_ciu_en2_pp#_ip2_w1c\n+ *\n+ * Write-1-to-clear version of the CIU_EN2_PP(IO)X_IPx(INT) register, read back corresponding\n+ * CIU_EN2_PP(IO)X_IPx(INT) value.\n+ */\n+union cvmx_ciu_en2_ppx_ip2_w1c {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1c_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1c_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1c_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1c_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1c_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1c_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_ppx_ip2_w1c cvmx_ciu_en2_ppx_ip2_w1c_t;\n+\n+/**\n+ * cvmx_ciu_en2_pp#_ip2_w1s\n+ *\n+ * Write-1-to-set version of the CIU_EN2_PP(IO)X_IPx(INT) register, read back corresponding\n+ * CIU_EN2_PP(IO)X_IPx(INT) value.\n+ */\n+union cvmx_ciu_en2_ppx_ip2_w1s {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1s_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1s_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1s_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1s_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1s_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_ppx_ip2_w1s_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_ppx_ip2_w1s cvmx_ciu_en2_ppx_ip2_w1s_t;\n+\n+/**\n+ * cvmx_ciu_en2_pp#_ip3\n+ *\n+ * Notes:\n+ * These SUM2 CSR's did not exist prior to pass 1.2. CIU_TIM4-9 did not exist prior to pass 1.2.\n+ *\n+ */\n+union cvmx_ciu_en2_ppx_ip3 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_ppx_ip3_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_ppx_ip3_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_ppx_ip3_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_ppx_ip3 cvmx_ciu_en2_ppx_ip3_t;\n+\n+/**\n+ * cvmx_ciu_en2_pp#_ip3_w1c\n+ *\n+ * Notes:\n+ * Write-1-to-clear version of the CIU_EN2_PP(IO)X_IPx(INT) register, read back corresponding\n+ * CIU_EN2_PP(IO)X_IPx(INT) value.\n+ */\n+union cvmx_ciu_en2_ppx_ip3_w1c {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1c_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1c_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1c_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1c_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1c_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1c_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_ppx_ip3_w1c cvmx_ciu_en2_ppx_ip3_w1c_t;\n+\n+/**\n+ * cvmx_ciu_en2_pp#_ip3_w1s\n+ *\n+ * Notes:\n+ * Write-1-to-set version of the CIU_EN2_PP(IO)X_IPx(INT) register, read back corresponding\n+ * CIU_EN2_PP(IO)X_IPx(INT) value.\n+ */\n+union cvmx_ciu_en2_ppx_ip3_w1s {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1s_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1s_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1s_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1s_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1s_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_ppx_ip3_w1s_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_en2_ppx_ip3_w1s cvmx_ciu_en2_ppx_ip3_w1s_t;\n+\n+/**\n+ * cvmx_ciu_en2_pp#_ip4\n+ *\n+ * Notes:\n+ * These SUM2 CSR's did not exist prior to pass 1.2. CIU_TIM4-9 did not exist prior to pass 1.2.\n+ *\n+ */\n+union cvmx_ciu_en2_ppx_ip4 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_en2_ppx_ip4_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_en2_ppx_ip4_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_en2_ppx_ip4_cn61xx cn66xx;\n+\tstruct cvmx_ciu_en2_ppx_ip4_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_en2_ppx_ip4_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_en2_ppx_ip4_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 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reserved_46_47 : 2;\n+\t\tu64 twsi : 1;\n+\t\tu64 reserved_44_44 : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_intx_en0_w1s_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_intx_en0_w1s_cnf71xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 reserved_49_49 : 1;\n+\t\tu64 gmx_drp : 1;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 reserved_44_44 : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_intx_en0_w1s cvmx_ciu_intx_en0_w1s_t;\n+\n+/**\n+ * cvmx_ciu_int#_en1\n+ *\n+ * Enables for CIU_SUM1_PPX_IPx  or CIU_SUM1_IOX_INT\n+ * CIU_INT0_EN1:  PP0/IP2\n+ * CIU_INT1_EN1:  PP0/IP3\n+ * CIU_INT2_EN1:  PP1/IP2\n+ * CIU_INT3_EN1:  PP1/IP3\n+ * CIU_INT4_EN1:  PP2/IP2\n+ * CIU_INT5_EN1:  PP2/IP3\n+ * CIU_INT6_EN1:  PP3/IP2\n+ * CIU_INT7_EN1:  PP3/IP3\n+ * - .....\n+ * (hole)\n+ * CIU_INT32_EN1: IO0 (PEM0)\n+ * CIU_INT33_EN1: IO1 (Reserved for o70)\n+ *\n+ * PPx/IP2 will be raised when...\n+ *\n+ * n = x*2\n+ * PPx/IP2 = |([CIU_SUM2_PPx_IP2,CIU_SUM1_PPx_IP2, CIU_INTn_SUM0] &\n+ * [CIU_EN2_PPx_IP2,CIU_INTn_EN1, CIU_INTn_EN0])\n+ *\n+ * PPx/IP3 will be raised when...\n+ *\n+ * n = x*2 + 1\n+ * PPx/IP3 =  |([CIU_SUM2_PPx_IP3,CIU_SUM1_PPx_IP3, CIU_INTn_SUM0] &\n+ * [CIU_EN2_PPx_IP3,CIU_INTn_EN1, CIU_INTn_EN0])\n+ *\n+ * PPx/IP4 will be raised when...\n+ * PPx/IP4 = |([CIU_SUM1_PPx_IP4, CIU_INTx_SUM4] & [CIU_INTx_EN4_1, CIU_INTx_EN4_0])\n+ *\n+ * PCI/INT will be raised when...\n+ *\n+ * PCI/INT0 (PEM0)\n+ * PCI/INT0 = |([CIU_SUM2_IO0_INT,CIU_SUM1_IO0_INT, CIU_INT32_SUM0] &\n+ * [CIU_EN2_IO0_INT,CIU_INT32_EN1, CIU_INT32_EN0])\n+ *\n+ * PCI/INT1 is reserved for o70.\n+ * PCI/INT1 = |([CIU_SUM2_IO1_INT,CIU_SUM1_IO1_INT, CIU_INT33_SUM0] &\n+ * [CIU_EN2_IO1_INT,CIU_INT33_EN1, CIU_INT33_EN0])\n+ */\n+union cvmx_ciu_intx_en1 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_intx_en1_s {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 srio1 : 1;\n+\t\tu64 reserved_50_50 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 uart2 : 1;\n+\t\tu64 wdog : 16;\n+\t} s;\n+\tstruct cvmx_ciu_intx_en1_cn30xx {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 wdog : 1;\n+\t} cn30xx;\n+\tstruct cvmx_ciu_intx_en1_cn31xx {\n+\t\tu64 reserved_2_63 : 62;\n+\t\tu64 wdog : 2;\n+\t} cn31xx;\n+\tstruct cvmx_ciu_intx_en1_cn38xx {\n+\t\tu64 reserved_16_63 : 48;\n+\t\tu64 wdog : 16;\n+\t} cn38xx;\n+\tstruct cvmx_ciu_intx_en1_cn38xx cn38xxp2;\n+\tstruct cvmx_ciu_intx_en1_cn31xx cn50xx;\n+\tstruct cvmx_ciu_intx_en1_cn52xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 uart2 : 1;\n+\t\tu64 reserved_4_15 : 12;\n+\t\tu64 wdog : 4;\n+\t} cn52xx;\n+\tstruct cvmx_ciu_intx_en1_cn52xxp1 {\n+\t\tu64 reserved_19_63 : 45;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 uart2 : 1;\n+\t\tu64 reserved_4_15 : 12;\n+\t\tu64 wdog : 4;\n+\t} cn52xxp1;\n+\tstruct cvmx_ciu_intx_en1_cn56xx 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1;\n+\t\tu64 timer : 4;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} s;\n+\tstruct cvmx_ciu_intx_sum0_cn30xx {\n+\t\tu64 reserved_59_63 : 5;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 reserved_49_49 : 1;\n+\t\tu64 gmx_drp : 1;\n+\t\tu64 reserved_47_47 : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn30xx;\n+\tstruct cvmx_ciu_intx_sum0_cn31xx {\n+\t\tu64 reserved_59_63 : 5;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 reserved_49_49 : 1;\n+\t\tu64 gmx_drp : 1;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn31xx;\n+\tstruct cvmx_ciu_intx_sum0_cn38xx {\n+\t\tu64 reserved_56_63 : 8;\n+\t\tu64 timer : 4;\n+\t\tu64 key_zero : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn38xx;\n+\tstruct cvmx_ciu_intx_sum0_cn38xx cn38xxp2;\n+\tstruct cvmx_ciu_intx_sum0_cn30xx cn50xx;\n+\tstruct cvmx_ciu_intx_sum0_cn52xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 mii : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 reserved_57_58 : 2;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 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cvmx_ciu_intx_sum0_cn38xx cn58xxp1;\n+\tstruct cvmx_ciu_intx_sum0_cn61xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 mii : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_intx_sum0_cn52xx cn63xx;\n+\tstruct cvmx_ciu_intx_sum0_cn52xx cn63xxp1;\n+\tstruct cvmx_ciu_intx_sum0_cn66xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 mii : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 reserved_57_57 : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_intx_sum0_cn70xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 reserved_56_56 : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 reserved_46_47 : 2;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_intx_sum0_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_intx_sum0_cnf71xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 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4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} s;\n+\tstruct cvmx_ciu_intx_sum4_cn50xx {\n+\t\tu64 reserved_59_63 : 5;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 reserved_49_49 : 1;\n+\t\tu64 gmx_drp : 1;\n+\t\tu64 reserved_47_47 : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn50xx;\n+\tstruct cvmx_ciu_intx_sum4_cn52xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 mii : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 reserved_57_58 : 2;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 reserved_49_49 : 1;\n+\t\tu64 gmx_drp : 1;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 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: 1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_intx_sum4_cn70xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 reserved_56_56 : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 reserved_46_47 : 2;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_intx_sum4_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_intx_sum4_cnf71xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 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Reserved for o70 for future expansion.\n+ *\n+ */\n+union cvmx_ciu_int33_sum0 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_int33_sum0_s {\n+\t\tu64 bootdma : 1;\n+\t\tu64 mii : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} s;\n+\tstruct cvmx_ciu_int33_sum0_s cn61xx;\n+\tstruct cvmx_ciu_int33_sum0_cn63xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 mii : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 reserved_57_58 : 2;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 reserved_49_49 : 1;\n+\t\tu64 gmx_drp : 1;\n+\t\tu64 trace : 1;\n+\t\tu64 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1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 gmx_drp : 2;\n+\t\tu64 reserved_47_46 : 2;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_int33_sum0_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_int33_sum0_cnf71xx {\n+\t\tu64 bootdma : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 ipdppthr : 1;\n+\t\tu64 powiq : 1;\n+\t\tu64 twsi2 : 1;\n+\t\tu64 mpi : 1;\n+\t\tu64 pcm : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 timer : 4;\n+\t\tu64 sum2 : 1;\n+\t\tu64 ipd_drp : 1;\n+\t\tu64 reserved_49_49 : 1;\n+\t\tu64 gmx_drp : 1;\n+\t\tu64 trace : 1;\n+\t\tu64 rml : 1;\n+\t\tu64 twsi : 1;\n+\t\tu64 wdog_sum : 1;\n+\t\tu64 pci_msi : 4;\n+\t\tu64 pci_int : 4;\n+\t\tu64 uart : 2;\n+\t\tu64 mbox : 2;\n+\t\tu64 gpio : 16;\n+\t\tu64 workq : 16;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_int33_sum0 cvmx_ciu_int33_sum0_t;\n+\n+/**\n+ * cvmx_ciu_int_dbg_sel\n+ */\n+union cvmx_ciu_int_dbg_sel {\n+\tu64 u64;\n+\tstruct cvmx_ciu_int_dbg_sel_s {\n+\t\tu64 reserved_19_63 : 45;\n+\t\tu64 sel : 3;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 irq : 2;\n+\t\tu64 reserved_5_7 : 3;\n+\t\tu64 pp : 5;\n+\t} s;\n+\tstruct cvmx_ciu_int_dbg_sel_cn61xx {\n+\t\tu64 reserved_19_63 : 45;\n+\t\tu64 sel : 3;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 irq : 2;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 pp : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_int_dbg_sel_cn63xx {\n+\t\tu64 reserved_19_63 : 45;\n+\t\tu64 sel : 3;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 irq : 2;\n+\t\tu64 reserved_3_7 : 5;\n+\t\tu64 pp : 3;\n+\t} cn63xx;\n+\tstruct cvmx_ciu_int_dbg_sel_cn61xx cn66xx;\n+\tstruct cvmx_ciu_int_dbg_sel_s cn68xx;\n+\tstruct cvmx_ciu_int_dbg_sel_s cn68xxp1;\n+\tstruct cvmx_ciu_int_dbg_sel_cn61xx cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_int_dbg_sel cvmx_ciu_int_dbg_sel_t;\n+\n+/**\n+ * cvmx_ciu_int_sum1\n+ *\n+ * CIU_INT_SUM1 is kept to keep backward compatible.\n+ * Refer to CIU_SUM1_PPX_IPx which is the one should use.\n+ */\n+union cvmx_ciu_int_sum1 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_int_sum1_s {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 srio1 : 1;\n+\t\tu64 reserved_50_50 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_38_45 : 8;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 uart2 : 1;\n+\t\tu64 wdog : 16;\n+\t} s;\n+\tstruct cvmx_ciu_int_sum1_cn30xx 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cvmx_ciu_int_sum1_cn38xx cn58xxp1;\n+\tstruct cvmx_ciu_int_sum1_cn61xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_38_45 : 8;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_4_17 : 14;\n+\t\tu64 wdog : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_int_sum1_cn63xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_57_62 : 6;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 srio1 : 1;\n+\t\tu64 srio0 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl 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A 1 holds a core in reset, 0 release\n+ * from reset. It resets to all ones when REMOTE_BOOT is enabled or all ones excluding bit 0 when\n+ * REMOTE_BOOT is disabled. Writes to this register should occur only if the CIU_PP_RST_PENDING\n+ * register is cleared.\n+ */\n+union cvmx_ciu_pp_rst {\n+\tu64 u64;\n+\tstruct cvmx_ciu_pp_rst_s {\n+\t\tu64 reserved_48_63 : 16;\n+\t\tu64 rst : 47;\n+\t\tu64 rst0 : 1;\n+\t} s;\n+\tstruct cvmx_ciu_pp_rst_cn30xx {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 rst0 : 1;\n+\t} cn30xx;\n+\tstruct cvmx_ciu_pp_rst_cn31xx {\n+\t\tu64 reserved_2_63 : 62;\n+\t\tu64 rst : 1;\n+\t\tu64 rst0 : 1;\n+\t} cn31xx;\n+\tstruct cvmx_ciu_pp_rst_cn38xx {\n+\t\tu64 reserved_16_63 : 48;\n+\t\tu64 rst : 15;\n+\t\tu64 rst0 : 1;\n+\t} cn38xx;\n+\tstruct cvmx_ciu_pp_rst_cn38xx cn38xxp2;\n+\tstruct cvmx_ciu_pp_rst_cn31xx cn50xx;\n+\tstruct cvmx_ciu_pp_rst_cn52xx {\n+\t\tu64 reserved_4_63 : 60;\n+\t\tu64 rst : 3;\n+\t\tu64 rst0 : 1;\n+\t} cn52xx;\n+\tstruct cvmx_ciu_pp_rst_cn52xx cn52xxp1;\n+\tstruct cvmx_ciu_pp_rst_cn56xx {\n+\t\tu64 reserved_12_63 : 52;\n+\t\tu64 rst : 11;\n+\t\tu64 rst0 : 1;\n+\t} cn56xx;\n+\tstruct cvmx_ciu_pp_rst_cn56xx cn56xxp1;\n+\tstruct cvmx_ciu_pp_rst_cn38xx cn58xx;\n+\tstruct cvmx_ciu_pp_rst_cn38xx cn58xxp1;\n+\tstruct cvmx_ciu_pp_rst_cn52xx cn61xx;\n+\tstruct cvmx_ciu_pp_rst_cn63xx {\n+\t\tu64 reserved_6_63 : 58;\n+\t\tu64 rst : 5;\n+\t\tu64 rst0 : 1;\n+\t} cn63xx;\n+\tstruct cvmx_ciu_pp_rst_cn63xx cn63xxp1;\n+\tstruct cvmx_ciu_pp_rst_cn66xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 rst : 9;\n+\t\tu64 rst0 : 1;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_pp_rst_cn68xx {\n+\t\tu64 reserved_32_63 : 32;\n+\t\tu64 rst : 31;\n+\t\tu64 rst0 : 1;\n+\t} cn68xx;\n+\tstruct cvmx_ciu_pp_rst_cn68xx cn68xxp1;\n+\tstruct cvmx_ciu_pp_rst_cn52xx cn70xx;\n+\tstruct cvmx_ciu_pp_rst_cn52xx cn70xxp1;\n+\tstruct cvmx_ciu_pp_rst_cn38xx cn73xx;\n+\tstruct cvmx_ciu_pp_rst_s cn78xx;\n+\tstruct cvmx_ciu_pp_rst_s cn78xxp1;\n+\tstruct cvmx_ciu_pp_rst_cn52xx cnf71xx;\n+\tstruct cvmx_ciu_pp_rst_cn38xx cnf75xx;\n+};\n+\n+typedef union cvmx_ciu_pp_rst cvmx_ciu_pp_rst_t;\n+\n+/**\n+ * cvmx_ciu_pp_rst_pending\n+ *\n+ * This register contains the reset status for each core.\n+ *\n+ */\n+union cvmx_ciu_pp_rst_pending {\n+\tu64 u64;\n+\tstruct cvmx_ciu_pp_rst_pending_s {\n+\t\tu64 reserved_48_63 : 16;\n+\t\tu64 pend : 48;\n+\t} s;\n+\tstruct cvmx_ciu_pp_rst_pending_s cn70xx;\n+\tstruct cvmx_ciu_pp_rst_pending_s cn70xxp1;\n+\tstruct cvmx_ciu_pp_rst_pending_cn73xx {\n+\t\tu64 reserved_16_63 : 48;\n+\t\tu64 pend : 16;\n+\t} cn73xx;\n+\tstruct cvmx_ciu_pp_rst_pending_s cn78xx;\n+\tstruct cvmx_ciu_pp_rst_pending_s cn78xxp1;\n+\tstruct cvmx_ciu_pp_rst_pending_cn73xx cnf75xx;\n+};\n+\n+typedef union cvmx_ciu_pp_rst_pending cvmx_ciu_pp_rst_pending_t;\n+\n+/**\n+ * cvmx_ciu_qlm0\n+ *\n+ * Notes:\n+ * This register is only reset by cold reset.\n+ *\n+ */\n+union cvmx_ciu_qlm0 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm0_s {\n+\t\tu64 g2bypass : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 g2deemph : 5;\n+\t\tu64 reserved_45_47 : 3;\n+\t\tu64 g2margin : 5;\n+\t\tu64 reserved_32_39 : 8;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_21_30 : 10;\n+\t\tu64 txdeemph : 5;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} s;\n+\tstruct cvmx_ciu_qlm0_s cn61xx;\n+\tstruct cvmx_ciu_qlm0_s cn63xx;\n+\tstruct cvmx_ciu_qlm0_cn63xxp1 {\n+\t\tu64 reserved_32_63 : 32;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_20_30 : 11;\n+\t\tu64 txdeemph : 4;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} cn63xxp1;\n+\tstruct cvmx_ciu_qlm0_s cn66xx;\n+\tstruct cvmx_ciu_qlm0_cn68xx {\n+\t\tu64 reserved_32_63 : 32;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_21_30 : 10;\n+\t\tu64 txdeemph : 5;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} cn68xx;\n+\tstruct cvmx_ciu_qlm0_cn68xx cn68xxp1;\n+\tstruct cvmx_ciu_qlm0_s cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_qlm0 cvmx_ciu_qlm0_t;\n+\n+/**\n+ * cvmx_ciu_qlm1\n+ *\n+ * Notes:\n+ * This register is only reset by cold reset.\n+ *\n+ */\n+union cvmx_ciu_qlm1 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm1_s {\n+\t\tu64 g2bypass : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 g2deemph : 5;\n+\t\tu64 reserved_45_47 : 3;\n+\t\tu64 g2margin : 5;\n+\t\tu64 reserved_32_39 : 8;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_21_30 : 10;\n+\t\tu64 txdeemph : 5;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} s;\n+\tstruct cvmx_ciu_qlm1_s cn61xx;\n+\tstruct cvmx_ciu_qlm1_s cn63xx;\n+\tstruct cvmx_ciu_qlm1_cn63xxp1 {\n+\t\tu64 reserved_32_63 : 32;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_20_30 : 11;\n+\t\tu64 txdeemph : 4;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} cn63xxp1;\n+\tstruct cvmx_ciu_qlm1_s cn66xx;\n+\tstruct cvmx_ciu_qlm1_s cn68xx;\n+\tstruct cvmx_ciu_qlm1_s cn68xxp1;\n+\tstruct cvmx_ciu_qlm1_s cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_qlm1 cvmx_ciu_qlm1_t;\n+\n+/**\n+ * cvmx_ciu_qlm2\n+ *\n+ * Notes:\n+ * This register is only reset by cold reset.\n+ *\n+ */\n+union cvmx_ciu_qlm2 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm2_s {\n+\t\tu64 g2bypass : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 g2deemph : 5;\n+\t\tu64 reserved_45_47 : 3;\n+\t\tu64 g2margin : 5;\n+\t\tu64 reserved_32_39 : 8;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_21_30 : 10;\n+\t\tu64 txdeemph : 5;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} s;\n+\tstruct cvmx_ciu_qlm2_cn61xx {\n+\t\tu64 reserved_32_63 : 32;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_21_30 : 10;\n+\t\tu64 txdeemph : 5;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_qlm2_cn61xx cn63xx;\n+\tstruct cvmx_ciu_qlm2_cn63xxp1 {\n+\t\tu64 reserved_32_63 : 32;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_20_30 : 11;\n+\t\tu64 txdeemph : 4;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} cn63xxp1;\n+\tstruct cvmx_ciu_qlm2_cn61xx cn66xx;\n+\tstruct cvmx_ciu_qlm2_s cn68xx;\n+\tstruct cvmx_ciu_qlm2_s cn68xxp1;\n+\tstruct cvmx_ciu_qlm2_cn61xx cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_qlm2 cvmx_ciu_qlm2_t;\n+\n+/**\n+ * cvmx_ciu_qlm3\n+ *\n+ * Notes:\n+ * This register is only reset by cold reset.\n+ *\n+ */\n+union cvmx_ciu_qlm3 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm3_s {\n+\t\tu64 g2bypass : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 g2deemph : 5;\n+\t\tu64 reserved_45_47 : 3;\n+\t\tu64 g2margin : 5;\n+\t\tu64 reserved_32_39 : 8;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_21_30 : 10;\n+\t\tu64 txdeemph : 5;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} s;\n+\tstruct cvmx_ciu_qlm3_s cn68xx;\n+\tstruct cvmx_ciu_qlm3_s cn68xxp1;\n+};\n+\n+typedef union cvmx_ciu_qlm3 cvmx_ciu_qlm3_t;\n+\n+/**\n+ * cvmx_ciu_qlm4\n+ *\n+ * Notes:\n+ * This register is only reset by cold reset.\n+ *\n+ */\n+union cvmx_ciu_qlm4 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm4_s {\n+\t\tu64 g2bypass : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 g2deemph : 5;\n+\t\tu64 reserved_45_47 : 3;\n+\t\tu64 g2margin : 5;\n+\t\tu64 reserved_32_39 : 8;\n+\t\tu64 txbypass : 1;\n+\t\tu64 reserved_21_30 : 10;\n+\t\tu64 txdeemph : 5;\n+\t\tu64 reserved_13_15 : 3;\n+\t\tu64 txmargin : 5;\n+\t\tu64 reserved_4_7 : 4;\n+\t\tu64 lane_en : 4;\n+\t} s;\n+\tstruct cvmx_ciu_qlm4_s cn68xx;\n+\tstruct cvmx_ciu_qlm4_s cn68xxp1;\n+};\n+\n+typedef union cvmx_ciu_qlm4 cvmx_ciu_qlm4_t;\n+\n+/**\n+ * cvmx_ciu_qlm_dcok\n+ */\n+union cvmx_ciu_qlm_dcok {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm_dcok_s {\n+\t\tu64 reserved_4_63 : 60;\n+\t\tu64 qlm_dcok : 4;\n+\t} s;\n+\tstruct cvmx_ciu_qlm_dcok_cn52xx {\n+\t\tu64 reserved_2_63 : 62;\n+\t\tu64 qlm_dcok : 2;\n+\t} cn52xx;\n+\tstruct cvmx_ciu_qlm_dcok_cn52xx cn52xxp1;\n+\tstruct cvmx_ciu_qlm_dcok_s cn56xx;\n+\tstruct cvmx_ciu_qlm_dcok_s cn56xxp1;\n+};\n+\n+typedef union cvmx_ciu_qlm_dcok cvmx_ciu_qlm_dcok_t;\n+\n+/**\n+ * cvmx_ciu_qlm_jtgc\n+ */\n+union cvmx_ciu_qlm_jtgc {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm_jtgc_s {\n+\t\tu64 reserved_17_63 : 47;\n+\t\tu64 bypass_ext : 1;\n+\t\tu64 reserved_11_15 : 5;\n+\t\tu64 clk_div : 3;\n+\t\tu64 reserved_7_7 : 1;\n+\t\tu64 mux_sel : 3;\n+\t\tu64 bypass : 4;\n+\t} s;\n+\tstruct cvmx_ciu_qlm_jtgc_cn52xx {\n+\t\tu64 reserved_11_63 : 53;\n+\t\tu64 clk_div : 3;\n+\t\tu64 reserved_5_7 : 3;\n+\t\tu64 mux_sel : 1;\n+\t\tu64 reserved_2_3 : 2;\n+\t\tu64 bypass : 2;\n+\t} cn52xx;\n+\tstruct cvmx_ciu_qlm_jtgc_cn52xx cn52xxp1;\n+\tstruct cvmx_ciu_qlm_jtgc_cn56xx {\n+\t\tu64 reserved_11_63 : 53;\n+\t\tu64 clk_div : 3;\n+\t\tu64 reserved_6_7 : 2;\n+\t\tu64 mux_sel : 2;\n+\t\tu64 bypass : 4;\n+\t} cn56xx;\n+\tstruct cvmx_ciu_qlm_jtgc_cn56xx cn56xxp1;\n+\tstruct cvmx_ciu_qlm_jtgc_cn61xx {\n+\t\tu64 reserved_11_63 : 53;\n+\t\tu64 clk_div : 3;\n+\t\tu64 reserved_6_7 : 2;\n+\t\tu64 mux_sel : 2;\n+\t\tu64 reserved_3_3 : 1;\n+\t\tu64 bypass : 3;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_qlm_jtgc_cn61xx cn63xx;\n+\tstruct cvmx_ciu_qlm_jtgc_cn61xx cn63xxp1;\n+\tstruct cvmx_ciu_qlm_jtgc_cn61xx cn66xx;\n+\tstruct cvmx_ciu_qlm_jtgc_s cn68xx;\n+\tstruct cvmx_ciu_qlm_jtgc_s cn68xxp1;\n+\tstruct cvmx_ciu_qlm_jtgc_cn61xx cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_qlm_jtgc cvmx_ciu_qlm_jtgc_t;\n+\n+/**\n+ * cvmx_ciu_qlm_jtgd\n+ */\n+union cvmx_ciu_qlm_jtgd {\n+\tu64 u64;\n+\tstruct cvmx_ciu_qlm_jtgd_s {\n+\t\tu64 capture : 1;\n+\t\tu64 shift : 1;\n+\t\tu64 update : 1;\n+\t\tu64 reserved_45_60 : 16;\n+\t\tu64 select : 5;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 shft_cnt : 5;\n+\t\tu64 shft_reg : 32;\n+\t} s;\n+\tstruct cvmx_ciu_qlm_jtgd_cn52xx {\n+\t\tu64 capture : 1;\n+\t\tu64 shift : 1;\n+\t\tu64 update : 1;\n+\t\tu64 reserved_42_60 : 19;\n+\t\tu64 select : 2;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 shft_cnt : 5;\n+\t\tu64 shft_reg : 32;\n+\t} cn52xx;\n+\tstruct cvmx_ciu_qlm_jtgd_cn52xx cn52xxp1;\n+\tstruct cvmx_ciu_qlm_jtgd_cn56xx {\n+\t\tu64 capture : 1;\n+\t\tu64 shift : 1;\n+\t\tu64 update : 1;\n+\t\tu64 reserved_44_60 : 17;\n+\t\tu64 select : 4;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 shft_cnt : 5;\n+\t\tu64 shft_reg : 32;\n+\t} cn56xx;\n+\tstruct cvmx_ciu_qlm_jtgd_cn56xxp1 {\n+\t\tu64 capture : 1;\n+\t\tu64 shift : 1;\n+\t\tu64 update : 1;\n+\t\tu64 reserved_37_60 : 24;\n+\t\tu64 shft_cnt : 5;\n+\t\tu64 shft_reg : 32;\n+\t} cn56xxp1;\n+\tstruct cvmx_ciu_qlm_jtgd_cn61xx {\n+\t\tu64 capture : 1;\n+\t\tu64 shift : 1;\n+\t\tu64 update : 1;\n+\t\tu64 reserved_43_60 : 18;\n+\t\tu64 select : 3;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 shft_cnt : 5;\n+\t\tu64 shft_reg : 32;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_qlm_jtgd_cn61xx cn63xx;\n+\tstruct cvmx_ciu_qlm_jtgd_cn61xx cn63xxp1;\n+\tstruct cvmx_ciu_qlm_jtgd_cn61xx cn66xx;\n+\tstruct cvmx_ciu_qlm_jtgd_s cn68xx;\n+\tstruct cvmx_ciu_qlm_jtgd_s cn68xxp1;\n+\tstruct cvmx_ciu_qlm_jtgd_cn61xx cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_qlm_jtgd cvmx_ciu_qlm_jtgd_t;\n+\n+/**\n+ * cvmx_ciu_soft_bist\n+ */\n+union cvmx_ciu_soft_bist {\n+\tu64 u64;\n+\tstruct cvmx_ciu_soft_bist_s {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 soft_bist : 1;\n+\t} s;\n+\tstruct cvmx_ciu_soft_bist_s cn30xx;\n+\tstruct cvmx_ciu_soft_bist_s cn31xx;\n+\tstruct cvmx_ciu_soft_bist_s cn38xx;\n+\tstruct cvmx_ciu_soft_bist_s cn38xxp2;\n+\tstruct cvmx_ciu_soft_bist_s cn50xx;\n+\tstruct cvmx_ciu_soft_bist_s cn52xx;\n+\tstruct cvmx_ciu_soft_bist_s cn52xxp1;\n+\tstruct cvmx_ciu_soft_bist_s cn56xx;\n+\tstruct cvmx_ciu_soft_bist_s cn56xxp1;\n+\tstruct cvmx_ciu_soft_bist_s cn58xx;\n+\tstruct cvmx_ciu_soft_bist_s cn58xxp1;\n+\tstruct cvmx_ciu_soft_bist_s cn61xx;\n+\tstruct cvmx_ciu_soft_bist_s cn63xx;\n+\tstruct cvmx_ciu_soft_bist_s cn63xxp1;\n+\tstruct cvmx_ciu_soft_bist_s cn66xx;\n+\tstruct cvmx_ciu_soft_bist_s cn68xx;\n+\tstruct cvmx_ciu_soft_bist_s cn68xxp1;\n+\tstruct cvmx_ciu_soft_bist_s cn70xx;\n+\tstruct cvmx_ciu_soft_bist_s cn70xxp1;\n+\tstruct cvmx_ciu_soft_bist_s cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_soft_bist cvmx_ciu_soft_bist_t;\n+\n+/**\n+ * cvmx_ciu_soft_prst\n+ */\n+union cvmx_ciu_soft_prst {\n+\tu64 u64;\n+\tstruct cvmx_ciu_soft_prst_s {\n+\t\tu64 reserved_3_63 : 61;\n+\t\tu64 host64 : 1;\n+\t\tu64 npi : 1;\n+\t\tu64 soft_prst : 1;\n+\t} s;\n+\tstruct cvmx_ciu_soft_prst_s cn30xx;\n+\tstruct cvmx_ciu_soft_prst_s cn31xx;\n+\tstruct cvmx_ciu_soft_prst_s cn38xx;\n+\tstruct cvmx_ciu_soft_prst_s cn38xxp2;\n+\tstruct cvmx_ciu_soft_prst_s cn50xx;\n+\tstruct cvmx_ciu_soft_prst_cn52xx {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 soft_prst : 1;\n+\t} cn52xx;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn52xxp1;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn56xx;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn56xxp1;\n+\tstruct cvmx_ciu_soft_prst_s cn58xx;\n+\tstruct cvmx_ciu_soft_prst_s cn58xxp1;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn61xx;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn63xx;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn63xxp1;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn66xx;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn68xx;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cn68xxp1;\n+\tstruct cvmx_ciu_soft_prst_cn52xx cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_soft_prst cvmx_ciu_soft_prst_t;\n+\n+/**\n+ * cvmx_ciu_soft_prst1\n+ */\n+union cvmx_ciu_soft_prst1 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_soft_prst1_s {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 soft_prst : 1;\n+\t} s;\n+\tstruct cvmx_ciu_soft_prst1_s cn52xx;\n+\tstruct cvmx_ciu_soft_prst1_s cn52xxp1;\n+\tstruct cvmx_ciu_soft_prst1_s cn56xx;\n+\tstruct cvmx_ciu_soft_prst1_s cn56xxp1;\n+\tstruct cvmx_ciu_soft_prst1_s cn61xx;\n+\tstruct cvmx_ciu_soft_prst1_s cn63xx;\n+\tstruct cvmx_ciu_soft_prst1_s cn63xxp1;\n+\tstruct cvmx_ciu_soft_prst1_s cn66xx;\n+\tstruct cvmx_ciu_soft_prst1_s cn68xx;\n+\tstruct cvmx_ciu_soft_prst1_s cn68xxp1;\n+\tstruct cvmx_ciu_soft_prst1_s cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_soft_prst1 cvmx_ciu_soft_prst1_t;\n+\n+/**\n+ * cvmx_ciu_soft_prst2\n+ */\n+union cvmx_ciu_soft_prst2 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_soft_prst2_s {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 soft_prst : 1;\n+\t} s;\n+\tstruct cvmx_ciu_soft_prst2_s cn66xx;\n+};\n+\n+typedef union cvmx_ciu_soft_prst2 cvmx_ciu_soft_prst2_t;\n+\n+/**\n+ * cvmx_ciu_soft_prst3\n+ */\n+union cvmx_ciu_soft_prst3 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_soft_prst3_s {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 soft_prst : 1;\n+\t} s;\n+\tstruct cvmx_ciu_soft_prst3_s cn66xx;\n+};\n+\n+typedef union cvmx_ciu_soft_prst3 cvmx_ciu_soft_prst3_t;\n+\n+/**\n+ * cvmx_ciu_soft_rst\n+ */\n+union cvmx_ciu_soft_rst {\n+\tu64 u64;\n+\tstruct cvmx_ciu_soft_rst_s {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 soft_rst : 1;\n+\t} s;\n+\tstruct cvmx_ciu_soft_rst_s cn30xx;\n+\tstruct cvmx_ciu_soft_rst_s cn31xx;\n+\tstruct cvmx_ciu_soft_rst_s cn38xx;\n+\tstruct cvmx_ciu_soft_rst_s cn38xxp2;\n+\tstruct cvmx_ciu_soft_rst_s cn50xx;\n+\tstruct cvmx_ciu_soft_rst_s cn52xx;\n+\tstruct cvmx_ciu_soft_rst_s cn52xxp1;\n+\tstruct cvmx_ciu_soft_rst_s cn56xx;\n+\tstruct cvmx_ciu_soft_rst_s cn56xxp1;\n+\tstruct cvmx_ciu_soft_rst_s cn58xx;\n+\tstruct cvmx_ciu_soft_rst_s cn58xxp1;\n+\tstruct cvmx_ciu_soft_rst_s cn61xx;\n+\tstruct cvmx_ciu_soft_rst_s cn63xx;\n+\tstruct cvmx_ciu_soft_rst_s cn63xxp1;\n+\tstruct cvmx_ciu_soft_rst_s cn66xx;\n+\tstruct cvmx_ciu_soft_rst_s cn68xx;\n+\tstruct cvmx_ciu_soft_rst_s cn68xxp1;\n+\tstruct cvmx_ciu_soft_rst_s cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_soft_rst cvmx_ciu_soft_rst_t;\n+\n+/**\n+ * cvmx_ciu_sum1_io#_int\n+ *\n+ * CIU_SUM1_IO0_INT is for PEM0, CIU_SUM1_IO1_INT is reserved.\n+ *\n+ */\n+union cvmx_ciu_sum1_iox_int {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum1_iox_int_s {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_10_16 : 7;\n+\t\tu64 wdog : 10;\n+\t} s;\n+\tstruct cvmx_ciu_sum1_iox_int_cn61xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_4_17 : 14;\n+\t\tu64 wdog : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum1_iox_int_cn66xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 srio0 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_38_45 : 8;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_10_17 : 8;\n+\t\tu64 wdog : 10;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_sum1_iox_int_cn70xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 pem2 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_18_18 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_4_16 : 13;\n+\t\tu64 wdog : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum1_iox_int_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum1_iox_int_cnf71xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 reserved_41_46 : 6;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 reserved_32_32 : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_4_18 : 15;\n+\t\tu64 wdog : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum1_iox_int cvmx_ciu_sum1_iox_int_t;\n+\n+/**\n+ * cvmx_ciu_sum1_pp#_ip2\n+ *\n+ * SUM1 becomes per IPx in o65/6 and afterwards. Only Field <40> DPI_DMA will have\n+ * different value per PP(IP) for  $CIU_SUM1_PPx_IPy, and <40> DPI_DMA will always\n+ * be zero for  $CIU_SUM1_IOX_INT. All other fields ([63:41] and [39:0]) values  are idential for\n+ * different PPs, same value as $CIU_INT_SUM1.\n+ * Write to any IRQ's PTP fields will clear PTP for all IRQ's PTP field.\n+ */\n+union cvmx_ciu_sum1_ppx_ip2 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum1_ppx_ip2_s {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_10_16 : 7;\n+\t\tu64 wdog : 10;\n+\t} s;\n+\tstruct cvmx_ciu_sum1_ppx_ip2_cn61xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_4_17 : 14;\n+\t\tu64 wdog : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip2_cn66xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 srio0 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_38_45 : 8;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_10_17 : 8;\n+\t\tu64 wdog : 10;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip2_cn70xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 pem2 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_18_18 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_4_16 : 13;\n+\t\tu64 wdog : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip2_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum1_ppx_ip2_cnf71xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 reserved_41_46 : 6;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 reserved_32_32 : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_4_18 : 15;\n+\t\tu64 wdog : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum1_ppx_ip2 cvmx_ciu_sum1_ppx_ip2_t;\n+\n+/**\n+ * cvmx_ciu_sum1_pp#_ip3\n+ *\n+ * Notes:\n+ * SUM1 becomes per IPx in o65/6 and afterwards. Only Field <40> DPI_DMA will have\n+ * different value per PP(IP) for  $CIU_SUM1_PPx_IPy, and <40> DPI_DMA will always\n+ * be zero for  $CIU_SUM1_IOX_INT. All other fields ([63:41] and [39:0]) values  are idential for\n+ * different PPs, same value as $CIU_INT_SUM1.\n+ * Write to any IRQ's PTP fields will clear PTP for all IRQ's PTP field.\n+ */\n+union cvmx_ciu_sum1_ppx_ip3 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum1_ppx_ip3_s {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_10_16 : 7;\n+\t\tu64 wdog : 10;\n+\t} s;\n+\tstruct cvmx_ciu_sum1_ppx_ip3_cn61xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_4_17 : 14;\n+\t\tu64 wdog : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip3_cn66xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 srio0 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_38_45 : 8;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_10_17 : 8;\n+\t\tu64 wdog : 10;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip3_cn70xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 pem2 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_18_18 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_4_16 : 13;\n+\t\tu64 wdog : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip3_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum1_ppx_ip3_cnf71xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 reserved_41_46 : 6;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 reserved_32_32 : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_4_18 : 15;\n+\t\tu64 wdog : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum1_ppx_ip3 cvmx_ciu_sum1_ppx_ip3_t;\n+\n+/**\n+ * cvmx_ciu_sum1_pp#_ip4\n+ *\n+ * Notes:\n+ * SUM1 becomes per IPx in o65/6 and afterwards. Only Field <40> DPI_DMA will have\n+ * different value per PP(IP) for  $CIU_SUM1_PPx_IPy, and <40> DPI_DMA will always\n+ * be zero for  $CIU_SUM1_IOX_INT. All other fields ([63:41] and [39:0]) values  are idential for\n+ * different PPs, same value as $CIU_INT_SUM1.\n+ * Write to any IRQ's PTP fields will clear PTP for all IRQ's PTP field.\n+ */\n+union cvmx_ciu_sum1_ppx_ip4 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum1_ppx_ip4_s {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_10_16 : 7;\n+\t\tu64 wdog : 10;\n+\t} s;\n+\tstruct cvmx_ciu_sum1_ppx_ip4_cn61xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_4_17 : 14;\n+\t\tu64 wdog : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip4_cn66xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_62_62 : 1;\n+\t\tu64 srio3 : 1;\n+\t\tu64 srio2 : 1;\n+\t\tu64 reserved_57_59 : 3;\n+\t\tu64 dfm : 1;\n+\t\tu64 reserved_53_55 : 3;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 srio0 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_38_45 : 8;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 zip : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 mii1 : 1;\n+\t\tu64 reserved_10_17 : 8;\n+\t\tu64 wdog : 10;\n+\t} cn66xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip4_cn70xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_51_51 : 1;\n+\t\tu64 pem2 : 1;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 agl : 1;\n+\t\tu64 reserved_41_45 : 5;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_38_39 : 2;\n+\t\tu64 agx1 : 1;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 dfa : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_18_18 : 1;\n+\t\tu64 usb1 : 1;\n+\t\tu64 reserved_4_16 : 13;\n+\t\tu64 wdog : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum1_ppx_ip4_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum1_ppx_ip4_cnf71xx {\n+\t\tu64 rst : 1;\n+\t\tu64 reserved_53_62 : 10;\n+\t\tu64 lmc0 : 1;\n+\t\tu64 reserved_50_51 : 2;\n+\t\tu64 pem1 : 1;\n+\t\tu64 pem0 : 1;\n+\t\tu64 ptp : 1;\n+\t\tu64 reserved_41_46 : 6;\n+\t\tu64 dpi_dma : 1;\n+\t\tu64 reserved_37_39 : 3;\n+\t\tu64 agx0 : 1;\n+\t\tu64 dpi : 1;\n+\t\tu64 sli : 1;\n+\t\tu64 usb : 1;\n+\t\tu64 reserved_32_32 : 1;\n+\t\tu64 key : 1;\n+\t\tu64 rad : 1;\n+\t\tu64 tim : 1;\n+\t\tu64 reserved_28_28 : 1;\n+\t\tu64 pko : 1;\n+\t\tu64 pip : 1;\n+\t\tu64 ipd : 1;\n+\t\tu64 l2c : 1;\n+\t\tu64 pow : 1;\n+\t\tu64 fpa : 1;\n+\t\tu64 iob : 1;\n+\t\tu64 mio : 1;\n+\t\tu64 nand : 1;\n+\t\tu64 reserved_4_18 : 15;\n+\t\tu64 wdog : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum1_ppx_ip4 cvmx_ciu_sum1_ppx_ip4_t;\n+\n+/**\n+ * cvmx_ciu_sum2_io#_int\n+ *\n+ * CIU_SUM2_IO0_INT is for PEM0, CIU_SUM2_IO1_INT is reserved.\n+ *\n+ */\n+union cvmx_ciu_sum2_iox_int {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum2_iox_int_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_sum2_iox_int_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum2_iox_int_cn61xx cn66xx;\n+\tstruct cvmx_ciu_sum2_iox_int_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum2_iox_int_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum2_iox_int_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum2_iox_int cvmx_ciu_sum2_iox_int_t;\n+\n+/**\n+ * cvmx_ciu_sum2_pp#_ip2\n+ *\n+ * Only TIMER field may have different value per PP(IP).\n+ * All other fields  values  are idential for different PPs.\n+ */\n+union cvmx_ciu_sum2_ppx_ip2 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum2_ppx_ip2_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_sum2_ppx_ip2_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip2_cn61xx cn66xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip2_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip2_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum2_ppx_ip2_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum2_ppx_ip2 cvmx_ciu_sum2_ppx_ip2_t;\n+\n+/**\n+ * cvmx_ciu_sum2_pp#_ip3\n+ *\n+ * Notes:\n+ * These SUM2 CSR's did not exist prior to pass 1.2. CIU_TIM4-9 did not exist prior to pass 1.2.\n+ *\n+ */\n+union cvmx_ciu_sum2_ppx_ip3 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum2_ppx_ip3_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_sum2_ppx_ip3_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip3_cn61xx cn66xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip3_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip3_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum2_ppx_ip3_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum2_ppx_ip3 cvmx_ciu_sum2_ppx_ip3_t;\n+\n+/**\n+ * cvmx_ciu_sum2_pp#_ip4\n+ *\n+ * Notes:\n+ * These SUM2 CSR's did not exist prior to pass 1.2. CIU_TIM4-9 did not exist prior to pass 1.2.\n+ *\n+ */\n+union cvmx_ciu_sum2_ppx_ip4 {\n+\tu64 u64;\n+\tstruct cvmx_ciu_sum2_ppx_ip4_s {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_15_15 : 1;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} s;\n+\tstruct cvmx_ciu_sum2_ppx_ip4_cn61xx {\n+\t\tu64 reserved_10_63 : 54;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn61xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip4_cn61xx cn66xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip4_cn70xx {\n+\t\tu64 reserved_20_63 : 44;\n+\t\tu64 bch : 1;\n+\t\tu64 agl_drp : 1;\n+\t\tu64 ocla : 1;\n+\t\tu64 sata : 1;\n+\t\tu64 reserved_10_15 : 6;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cn70xx;\n+\tstruct cvmx_ciu_sum2_ppx_ip4_cn70xx cn70xxp1;\n+\tstruct cvmx_ciu_sum2_ppx_ip4_cnf71xx {\n+\t\tu64 reserved_15_63 : 49;\n+\t\tu64 endor : 2;\n+\t\tu64 eoi : 1;\n+\t\tu64 reserved_10_11 : 2;\n+\t\tu64 timer : 6;\n+\t\tu64 reserved_0_3 : 4;\n+\t} cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_sum2_ppx_ip4 cvmx_ciu_sum2_ppx_ip4_t;\n+\n+/**\n+ * cvmx_ciu_tim#\n+ *\n+ * Notes:\n+ * CIU_TIM4-9 did not exist prior to pass 1.2\n+ *\n+ */\n+union cvmx_ciu_timx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_timx_s {\n+\t\tu64 reserved_37_63 : 27;\n+\t\tu64 one_shot : 1;\n+\t\tu64 len : 36;\n+\t} s;\n+\tstruct cvmx_ciu_timx_s cn30xx;\n+\tstruct cvmx_ciu_timx_s cn31xx;\n+\tstruct cvmx_ciu_timx_s cn38xx;\n+\tstruct cvmx_ciu_timx_s cn38xxp2;\n+\tstruct cvmx_ciu_timx_s cn50xx;\n+\tstruct cvmx_ciu_timx_s cn52xx;\n+\tstruct cvmx_ciu_timx_s cn52xxp1;\n+\tstruct cvmx_ciu_timx_s cn56xx;\n+\tstruct cvmx_ciu_timx_s cn56xxp1;\n+\tstruct cvmx_ciu_timx_s cn58xx;\n+\tstruct cvmx_ciu_timx_s cn58xxp1;\n+\tstruct cvmx_ciu_timx_s cn61xx;\n+\tstruct cvmx_ciu_timx_s cn63xx;\n+\tstruct cvmx_ciu_timx_s cn63xxp1;\n+\tstruct cvmx_ciu_timx_s cn66xx;\n+\tstruct cvmx_ciu_timx_s cn68xx;\n+\tstruct cvmx_ciu_timx_s cn68xxp1;\n+\tstruct cvmx_ciu_timx_s cn70xx;\n+\tstruct cvmx_ciu_timx_s cn70xxp1;\n+\tstruct cvmx_ciu_timx_s cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_timx cvmx_ciu_timx_t;\n+\n+/**\n+ * cvmx_ciu_tim_multi_cast\n+ *\n+ * Notes:\n+ * This register does not exist prior to pass 1.2 silicon. Those earlier chip passes operate as if\n+ * EN==0.\n+ */\n+union cvmx_ciu_tim_multi_cast {\n+\tu64 u64;\n+\tstruct cvmx_ciu_tim_multi_cast_s {\n+\t\tu64 reserved_1_63 : 63;\n+\t\tu64 en : 1;\n+\t} s;\n+\tstruct cvmx_ciu_tim_multi_cast_s cn61xx;\n+\tstruct cvmx_ciu_tim_multi_cast_s cn66xx;\n+\tstruct cvmx_ciu_tim_multi_cast_s cn70xx;\n+\tstruct cvmx_ciu_tim_multi_cast_s cn70xxp1;\n+\tstruct cvmx_ciu_tim_multi_cast_s cnf71xx;\n+};\n+\n+typedef union cvmx_ciu_tim_multi_cast cvmx_ciu_tim_multi_cast_t;\n+\n+/**\n+ * cvmx_ciu_wdog#\n+ */\n+union cvmx_ciu_wdogx {\n+\tu64 u64;\n+\tstruct cvmx_ciu_wdogx_s {\n+\t\tu64 reserved_46_63 : 18;\n+\t\tu64 gstopen : 1;\n+\t\tu64 dstop : 1;\n+\t\tu64 cnt : 24;\n+\t\tu64 len : 16;\n+\t\tu64 state : 2;\n+\t\tu64 mode : 2;\n+\t} s;\n+\tstruct cvmx_ciu_wdogx_s cn30xx;\n+\tstruct cvmx_ciu_wdogx_s cn31xx;\n+\tstruct cvmx_ciu_wdogx_s cn38xx;\n+\tstruct cvmx_ciu_wdogx_s cn38xxp2;\n+\tstruct cvmx_ciu_wdogx_s cn50xx;\n+\tstruct cvmx_ciu_wdogx_s cn52xx;\n+\tstruct cvmx_ciu_wdogx_s cn52xxp1;\n+\tstruct cvmx_ciu_wdogx_s cn56xx;\n+\tstruct cvmx_ciu_wdogx_s cn56xxp1;\n+\tstruct cvmx_ciu_wdogx_s cn58xx;\n+\tstruct cvmx_ciu_wdogx_s cn58xxp1;\n+\tstruct cvmx_ciu_wdogx_s cn61xx;\n+\tstruct cvmx_ciu_wdogx_s cn63xx;\n+\tstruct cvmx_ciu_wdogx_s cn63xxp1;\n+\tstruct cvmx_ciu_wdogx_s cn66xx;\n+\tstruct cvmx_ciu_wdogx_s cn68xx;\n+\tstruct cvmx_ciu_wdogx_s cn68xxp1;\n+\tstruct cvmx_ciu_wdogx_s cn70xx;\n+\tstruct cvmx_ciu_wdogx_s cn70xxp1;\n+\tstruct cvmx_ciu_wdogx_s cn73xx;\n+\tstruct cvmx_ciu_wdogx_s cn78xx;\n+\tstruct cvmx_ciu_wdogx_s cn78xxp1;\n+\tstruct cvmx_ciu_wdogx_s cnf71xx;\n+\tstruct cvmx_ciu_wdogx_s cnf75xx;\n+};\n+\n+typedef union cvmx_ciu_wdogx cvmx_ciu_wdogx_t;\n+\n+#endif\n",
    "prefixes": [
        "v1",
        "06/50"
    ]
}